Philips Semiconductors

Objective specification

SC28L202

Dual universal asynchronous receiver/transmitter

(DUART)

2000 Feb 10

ii

MR3 – Mode Register 3, A and B

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MR3[7 & 6] Xon/Xoff Character Stripping

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MR3[5:4] Reserved

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MR3[3:2] Xon/Xoff Processing

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MR3[1:0] Address Recognition

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RxCSR – Receiver Clock Select Register A and B

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TxCSR Transmitter Clock Select Register A and B

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Rx and Tx Clock Select Table

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CRx – Command Register Extension, A and B

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CR[7] – Lock Tx and Rx enables.

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WRITES TO THE LOWER 5 BITS OF THE CR WOULD USUALLY HAVE CR[7]

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CR[6] – Enable Transmitter

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CR[5] – Enable Receiver

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CR[4:0] – Miscellaneous Commands (See Table below)

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COMMAND REGISTER EXTENSION TABLE A and B

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SR – Channel Status Register A and B

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SR[7] – Received Break

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SR[6] – Framing Error (FE)

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SR[5] – Parity Error (PE)

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SR[4] – Overrun Error (OE)

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SR [3] – Transmitter Idle (Tx Idle)

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SR[2] – Transmitter Ready (TxRDY)

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SR[1] – RxFIFO Full (RxFULL)

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SR[0] – Receiver Ready (RxRDY)

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ISR – Interrupt Status Register A and B

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ISR[7] – Input Change of State.

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ISR[6] Fixed Watchdog Time–out.

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ISR[5] – Address Recognition Status Change.

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ISR[4] – Xon/Xoff Status Change.

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ISR[3] – Counter Timer Status

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ISR[2] – Change in Channel Break Status.

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ISR[1] – RxINT. (Also Rx DMA hand shake at I/O pins)

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ISR[0] – TxINT. (Also Tx DMA hand shake at I/O pins)

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IMR – Interrupt Mask Register A and B

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IMR[7] COS enable

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IMR[6] Fixed Watchdog Enable

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IMR[5] Address recognition enable

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IMR[4] Xon/Xoff Enable

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IMR[3] Counter/Timer Enable

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IMR[1] Receiver (Rx) Enable

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IMR[0] Transmitter (Tx) Enable

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RxFIFO – Receiver FIFO, A and B

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TxFIFO – Transmitter FIFO, A and B

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RxFIL – Receiver FIFO Interrupt Level, A and B

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RxFL – Receiver FIFO Fill Level Register

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TxFIL – Transmitter FIFO Interrupt Level A and B

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TxEL – Transmitter FIFO Empty Level Register

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Registers for Character Recognition

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XonCR – Xon/Xoff Character Register A and B

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XoffCR – Xoff Character Register A and B

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ARCR – Address Recognition Character Register A and B

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XISR – Xon–Xoff Interrupt Status Register A and B (Reading this register clears XISR(7:4))

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XISR[7:6] Received X Character Status.

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XISR[5:4] Automatic transmission Status.

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XISR[3:2] TxD Condition of the automatic flow control status.

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XISR[1:0] TxD X character Status.

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WCXER Watch Dog, Character, Address and X Enable Register – A and B

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Programmable Counters, Timers and Baud Rate generators

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PBRGPU – Programmable BRG Timer Reload Registers, Upper 0 and 1

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PBRGPL – Programmable BRG Timer Reload Registers, Lower 0 and 1

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CTCS 0 and 1 – Counter Timer clock source

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CTVU – Counter Timer Value Registers, Upper 0 and 1

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CTVL – Counter timer Value Registers, Lower 0 and 1

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PBRGCS – Programmable BRG Clock Source

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CTPU Counter Timer Preset Upper 0 and 1

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CTPL Counter –Timer Preset Low 0 and 1

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