THS8083APZP datasheet(5/63 Pages) TI

5 / 63 page

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2−1 Analog Channel Architecture

2−1

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2−2 Bottom-Level Clamping

2−2

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2−3 Mid-Level Clamping

2−2

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2−4 Using THS8083A With a Composite Sync

2−3

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2−5 Analog PLL

2−5

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2−6 Digital PLL

2−7

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2−7 Output Formatter

2−8

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5−1 Input Test Waveform

5−1

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5−2 Power Consumption

5−7

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5−3 Linearity of AGY Channel at 80 MSPS (external clock)

5−8

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List of Tables

Table

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3−1 I2C Register Map

3−3

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3−2 Output Formatter

3−16

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6−1 Junction-Ambient and Junction-Case Thermal Resistances

6−1

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